Array Zuordnung Aktualisierung nicht in Verilog

Question

Ich habe den folgenden Code:

reg [7:0]data[0:7]; 
always @(posedge clk) begin 
    data[var1]<=var2; 
    $write("%d:%d:%d", var1, var2, data[var1]); 
end 

3: 100: x gedruckt wird, so dass die Datenzuordnung nicht korrekt funktioniert. Warum ist das?

Answer 1

Da Sie eine nicht blockierende Zuweisung zu data verwenden, wird der aktuelle Wert data nicht als zu aktualisierender Wert angezeigt. Verwenden Sie $ strobe anstelle von $ display, oder noch besser, setzen Sie die $ write in einem anderen Block immer die Drucke auf der negativen Kante.