Verliog Modelsim Fehler 2388. bereits in diesem Bereich angegeben

Question

Dies ist mein Verilog-Code unten. Ich bekomme 2 Fehler in Modelsim, wenn ich versuche es zu kompilieren.

** Fehler (unterdrückbar): /home/ece4514/mul1.v(6): (vlog-2388) 'p' bereits in diesem Bereich (mul1) deklariert. ** Fehler (unterdrückbar): /home/ece4514/mul1.v(8): (vlog-2388) 'c' bereits in diesem Bereich (mul1) deklariert.

module mul1(output [103:0] p, 
     output [51:0] c, 
     input [51:0] x, 
     input [51:0] y); 
reg [103:0]p; 
reg [103:0]a; 
reg c; 
integer i; 

always @(x , y) 
begin 
    a=x; 
    p=0; // needs to zeroed 
    for(i=0;i<104;i=i+1) 
    begin 
    if(y[i]) 
     p=p+a; // must be a blocking assignment 
    a=a<<1; 
    end 

    for(i=103;i>=0;i=i-1) 
    begin 
    if (p[i]) 
     c=p[i:i-51]; 
     break; 
    end 

    end 
endmodule 

Welche Änderung muss ich machen?

Answer 1

Sie mischen Verilog-1995-Port-Deklarationen mit dem Verilog-2001/SystemVerilog-Stil. Mit dem neueren Stil gehen alle Informationen über einen Port in den Header.

module mul1(output reg [103:0] p, 
     output reg [51:0] c, 
     input [51:0] x, 
     input [51:0] y); 

reg [103:0]a; 
integer i; 

Der ältere Stil hatte nur die Bezeichner in der Kopfzeile, und Sie später die Richtung und Typ deklariert.