Warum ist das eine verfälschte Aussage in Verilog?

Question

`timescale 1ps/1ps 
module test1(output t1, input t2, input t3); 
    always begin 
     #1 or U_t1(t1, t2, t3); 
    end 
endmodule 

Ich wollte dies zu oder t2 und t3 und speichern Sie es in T1 mit einer Verzögerung von 1 Sekunde, aber ich bekomme einen fehlerhaften Anweisungsfehler.

Answer 1

Siehe IEEE Std 1800-2012, Abschnitt 28. Gate-Level und Switch-Level-Modellierung für die richtige Syntax der Instantiierung eines Tors mit einer Verzögerung. Ein always Block sollte auf diese Weise nicht verwendet werden. Im Folgenden wird eine 1ps Verzögerung für die Ausgabe hinzugefügt:

`timescale 1ps/1ps 
module test1(output t1, input t2, input t3); 
    or #1 U_t1 (t1, t2, t3); 
endmodule