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Ich möchte Synthese RTL-Design, die Daten im Speicher sortieren. Ich bin nicht sicher, ob ich das Modul mit Prüfstand oder ohne es zusammenbauen muss?Synthese und Implementieren RTL-Design in Verilog
A
Antwort
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Sie müssen das Modul ohne Prüfstand synthetisieren.
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Sie benötigen ein Synthesewerkzeug ... Prüfstände sind für Simulation und Tests vor der Synthese. Sie werden nicht synthetisiert. – skrrgwasme