Ich arbeite durch den NAND2Tetris-Kurs, aber ich kann nicht herausfinden, wie ein Multiplexer mit OR, NOT und AND-Gates zu implementieren. Ich habe es geschafft, ein UND-Gatter und ein ODER-Gatter aneinander zu reihen, das nahe war, aber es scheiterte an einer einzigen Reihe der Wahrheitstabelle.Muxltiplexer-Implementierung in HDL
0
A
Antwort
0
Zuerst erstellen Sie eine Wahrheitstabelle für den Multiplexer. Nehmen wir an, die Eingänge heißen a
und b
. Der Auswahleingang ist s
. Wenn s
'0' ist, ist der Ausgang o
gleich a
. Wenn s
'1' ist, ist der Ausgang gleich b
.
a b s o
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 1
Drehen Sie nun die Wahrheitstabelle in eine Boolesche Gleichung:
o = !abs + a!b!s + ab!s + abs
Dies kann weiter vereinfacht werden:
o = s (!ab + ab) + !s (a!b + ab)
o = sb + !sa
dass es für einen 2 ist: 1-muxltiplexor.
Verwandte Themen
- 1. RISCV VERILOG HDL-Code
- 2. Meißel HDL für CPLDs
- 3. Wie kann ich meine Simulationsergebnisse von Active-HDL in einem Wellenformfenster anzeigen?
- 4. Fehler in VHDL-Code mit fpga Vorteil
- 5. Können Sie den uvm_backdoor-Zugriff für ein einzelnes Register in UVM einrichten?
- 6. Lese Tab getrennte Datei in R fehlt Reihen
- 7. Python matplotlib: Position Farbbalken in Datenkoordinaten
- 8. Wertänderungsereignis im Browser?
- 9. Was ist parasitäre State Machine in Johnson Zähler
- 10. C++ - WebSocketPP mehrere Clients
- 11. C++ Int & Long Marshalling in C#
- 12. Kann nicht folgern für „RUN-STOP“ registrieren, weil ihr Verhalten nicht unterstützt Register überein Modell (Quartus II)
- 13. InsertOnSubmit = Kann nicht eine Einheit mit einem Schlüssel hinzufügen, die bereits in Gebrauch ist
- 14. Der Versuch, einen websocketpp Endpunkt in g zu kompilieren ++
- 15. Wie mache ich eine bitweise Not-Operation in Python?
- 16. Serialisierungscode in VHDL
- 17. Anruf per Referenz in Verilog-Code
- 18. Was umfasst "Ergebnisqualität (QoR)"?
- 19. Websocketpp set Meldungshandler
- 20. Ich kann keinen Fehler in meiner Simulation Datei von VHDL
- 21. Warum tritt in Verilog der folgende Fehler bei der erneuten Deklaration auf?
- 22. R: Wie Konfidenzintervall von cor.test-Funktion
- 23. Ich habe ein unvermeidlichen Quartus Syntaxfehler für Verilog
- 24. SQL Server 2008 R2 Auslöser Identitätsspalte
- 25. Haskell - Langsam Steckverbindung bei Gewinde
- 26. Wie schreibe ich einen Event-Bus in Haskell?
- 27. Dspace in AIP-Export: (Das System kann den angegebenen Pfad nicht finden)
- 28. Beginn: Vergleich Erklärung im prozeduralen Block
- 29. So senden Sie Nachrichten mit Websocketpp
- 30. VHDL 2008> generic-Paket in einer Einheit: Fehler erwarten BASICID oder EXTENDEDID
Haben Sie etwas versucht? – damage