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VHDL ATTRIBUTE keep

vhdl

2016-11-03 3 views 0 likes

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Ich studiere gerade VHDL über SR Latch, und es kommt zu einem Teil, den ich nicht verstehe.VHDL ATTRIBUTE keep

Kann mir jemand erklären Was bedeutet ATTRIBUTE keep: boolean und was macht es in VHDL?

Vielen Dank.

2016-11-03 5am50n

A

Antwort

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Es ist ein benutzerdefiniertes Attribut, also nicht Teil des VHDL-Standards. Es wird typischerweise verwendet, um das Synthesewerkzeug anzuweisen, dass es ein bestimmtes Signal behalten soll, beispielsweise ein Flip-Flop, selbst wenn das Synthesewerkzeug bestimmt, dass das Signal während der Optimierung entfernt werden kann.

Für Altera Quartus Synthesewerkzeug, siehe diese Beschreibung: keep VHDL Synthesis Attribute

2016-11-03 07:56:34

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